|
微处理器性能由如下几种因素估算：
性能=k(fⅹ1/CPI－(1－H)ⅹN)
式中：k为比例常数，f为工作频率，CPI为执行每条指令需要的周期数，H为Cache的命中率，N为存储周期数。
虽然，为了提高处理器的性能，应提高工作频率，减少执行每条指令需要的周期数，提高Cache的命中率。同时分发多条指令和采用乱序控制，可以减少CPI值；采用转移预测和增加Cache容量，可以提高H值。为了减少存储周期数N，可采用高速的总线接口和不分块的Cache方案。
以前提高处理器的性能，主要靠提高工作频率和提高指令级的并行度，今后则主要靠提高Cache的命中率。设计出无阻塞Cache分级结构。
Cache分级结构的主要优势在于，对于一个典型的一级缓存系统的80％的内存申请都发生在CPU内部，只有20％的内存申请是与外部内存打交道。而这20％的外部内存申请中的80％又与二级缓存打交道。因此，只有4％的内存申请定向到DRAM中。
Cache分级结构的不足在于高速缓存组数目受限，需要占用线路板空间和一些支持逻辑电路，会使成本增加。综合比较结果还是采用分级Cache。
L1 Cache的设计有在片一级分离和统一设计两种方案。
Intel、AMD、原DEC等公司将L1 Cache设计成指令Cache与数据Cache分离型。因为这种双路高速缓存结构减少了争用高速缓存所造成的冲突，改进了处理器效能，以便数据访问和指令调用在同一时钟周期内进行。
但是，仅依靠增加在片一级Cache的容量，并不能使微处理器性能随之成正比例地提高，还需设置二级Cache。
在L1 Cache结构方面，一般采用回写式静态随机存储器（SRAM）。目前，L1 Cache容量有加大的趋势。
L2 Cache的设计分芯片内置和外置两种设计。
如AMD K6－3内置的256kB L2 Cache与CPU同步工作。外置L2 Cache，一般都要使二级Cache与CPU实现紧密耦合，并且与在片一级Cache形成无阻塞阶层结构。同时还要采用分离的前台总线(外部I/O总线)和后台总线(二级Cache总线)模式。
显然，将来随着半导体集成工艺的提高，如果CPU与二级Cache集成在单芯片上，则CPU与二级Cache的耦合效果可能更佳。
由于L2 Cache内置，因此，还可以在原主板上再外置大容量缓存1MB～2MB，它被称为L3 Cache。
| 谁顶了这篇日志>> 还有谁对该日志投票? | 最近读者>> | ||||||||
|
